( ****年IC设计深亚微米数字电路EDA工具升级与许可权购置 )需求公示项目名称****年IC设计深亚微米数字电路EDA工具升级与许可权购置是否预选项目否采购人名称刘桥妹采购方式公开招标财政预算限额（元）*******项目背景国家集成电路设计深圳产业化基地（简称：深圳IC基地）的公共EDA平台为全市IC设计企业提供全方位IC设计技术服务与技术支持，提高深圳IC设计公司的设计技术水平和设计效率，营造良好的产业发展环境，社会效益和经济效益显著。深圳集成电路设计公共技术服务平台的建设要求是先进性、公用性、完整性。此项目已列入****年年度预算，经费合计***万元，未超过预算额。目前，****年度“IC基地能力提升和运行维护” 的部门预算资金****万元已下达。根据政府采购的相关规定，现拟开展相关采购工作。EndFragment投标人资质要求*）具有独立法人资格（提供合法有效的营业执照原件扫描件，原件备查）；*）本项目不接受联合体投标，不允许分包，不接受投标人选用进口产品参与投标；*）参与政府采购项目投标的供应商近三年内无行贿犯罪记录（由采购中心定期向市人民检察院申请对政府采购供应商库中注册有效的供应商进行集中查询，投标文件中无需提供证明材料）；*）（*.只能将国家或地方法律法规规定的资质要求作为投标人资质要求； *.不得提出投标人须提交任何形式的产品授权书或代理证的要求； *.不得违反《深圳经济特区政府采购条例实施细则》第三十四条的规定。）货物清单序号采购计划编号货物名称 数量单位备注财政预算限额(元)*PLAN-****-******-**********-*********年IC设计深亚微米数字电路EDA工具升级与许可权购置*.*套接受进口*******.*具体技术要求序号货物名称招标技术要求*综合软件和可视化界面软件*.*包含综合工具的图形化显示和综合时使用的语言编译器；包括拓扑技术、数据通路和时序优化技术，包含路径综合、测试综合和功耗优化、静态时序和功耗分析等，以及经验证的、高性能Design Ware库。能满足设计人员在综合的时候就达到设计在后布局要求的时序、功耗和面积等要求。*.*提供拓扑技术，可以精准预测layout之后时序，功耗和面积。*.*支持时序、面积、功耗和测试同时优化。*.*可视化查询UPF中的低功耗部件。*.*支持多电压、多电源设计。*.*支持寄存器重定时。*.*完全支持业内标准Verilog-****、VHDL-**** 和system verilog语言。*.*HDL编译器，支持将verilog硬件描述语言转换为通用技术网表。*.*支持在通用技术（GTECH）级别和门级查看和分析设计，提供可视化菜单栏和对话框可用于最常用的综合功能，支持GUI或Shell中的命令行上输入任何dc_shell命令。*综合库软件*.*包括高速数据通路部件、AMBA片内总线、（****、****）存储器组合（存储器控制器、存储器BIST、存储器构建组）、标准总线和IO的验证IP（PCI、PCIX、USB、Ethernet等）、板卡验证IP和Foundry 库等。*.*支持至少***多个datapath。*.*支持AMBA® *.*AHB 和AMBA * AXITM On-Chip Bus结构和外围设备。*.*支持**** 和**** * 比特微控制器。*.*用于标准总线和输入/ 输出的验证IP。*.*支持晶圆代工厂TSMC和GF工艺库的硅验证库。*等效性检测工具软件*.*采用形式验证的技术来判断一个设计的两个版本在功能上是否等效，无需测试向量即可快速而全面的完成验证，支持流程化的图形界面和调试功能。*.*能证明register retiming, complex datapath, phase inversion, ECO 和低功耗实现的功能正确性。*.*使用内部分布式验证模式；有flow based用户界面，能无缝连接综合工具。*.*支持低功耗设计，将等效性检测技术延伸到上电和关电检测，支持UPF标准IEEE **** (UPF)。*.*支持失败样本显示窗口。*全芯片门级静态时序分析和signoff 工具软件*.*提供全面的、精确的分析能力，包括时序分析检测、时序分析、延时计算、先进的建模能力，串扰延时分析和噪声(glitch) 分析，以及客户可视化界面和Tcl用户界面等。*.*全面的时序分析，完整的timing checks；完整的约束支持；支持Case and Mode 分析。*.*精确的串扰延迟、噪声和电压降分析，集成了Elmore/Arnoldi 算法延迟计算引擎，模拟有窜扰和电压降影响时的时序；支持噪声计算、侦测和propagation 模式，提供精确的noise/glitch分析；支持Liberty CCS 建模技术，提供时序和噪声模型。*.*先进的分析技术，支持On-chip-variation, clock re-convergence pessimism removal (CRPR)等；支持ECO Guidance 和Timing de-rating，能给全局和特定的分析；支持客户定义的操作条件 (PVT)；支持Clock Mesh 分析等。*.*标准的延时计算器，支持 CCS and NLDM 库；支持多电压；能计算在不同的库之间缩放电压和温度的关系；支持延时和参数反标。*.*先进的建模功能，能通过ILMs进行层次化支持；给cell-based 可重用IP和物理设计提取时序模型；自动的模型确认。*.*运行时间和容量，可处理**亿instances 的设计；支持递增式分析；可支持客户定制化scripting。*.*用户界面，使用设计电路图、柱状图、表格、树图和文本报告来显示时序分析的结果；有专门的Clock的分析可视化界面；标准文件支持 (SDC, UPF, SDF, SPEF, SBPF, DSPF, etc.)。*.*提供多种时序分析检查。*数字电路参数提取工具软件*.*能为数字设计以及Memory设计提供了硅精度级和高性能的提取解决方案。*.*支持大规模数字电路设计进行准确的sign-off参数提取的能力，支持多CPU工作；具有Rapid*D技术；支持**nm 建模；支持静态sign-off 分析。*.*优化提取性能，包括活动网点提取、用户选择的器件参数提取和寄生参数减少。*.*支持与主流设计流程集成 (sign-off工具, LVS 和仿真, Galaxy 平台和Virtuoso ADE等)，使用业界标准接口 – Milkyway, LEF/DEF, GDSII, OpenAccess, SPICE, SPEF, DSPF等。它和后续的仿真验证、版图设计工具紧密地集成，组成一个完整的、无缝集成的模拟/混合信号设计系统。*.*支持芯片晶体管级和门级提取。*.*支持同时多工艺角提取。*数字电路布局布线物理设计系统软件*.*集物理综合、布线、成品率优化和sign-off修正于一体的解决方案。输入为门级网表、物理设计约束、逻辑和物理库以及生产厂家的工艺数据，输出是GDSII标准文件。*.*具有高度集成的设计规划能力（层次化设计、 PNA/PNS、自动缩减芯片面积、floorplan exploration 等）；高速布线速度，支持**nm及以上工艺。*.*支持模块化设计方案，能快速优化dirty约束、生成HTML格式的报告帮助分析和调试设计问题。*.*同步多Conner设计技术，包括预估, 布局, 时钟树和布线等方面；低功耗时钟树设计技术（power aware placement, ICG merging / removal / splitting, XOR-based self-gating) ；漏电流功耗优化技术（final-stage leakage recovery preserving timing）；MV/MTCMOS 设计优化，同时支持 IEEE **** UPF 标准。*.*DFT (SCANDEF based) 物理实现，相关 Datapath 的物理布局，顶层收敛技术（transparent interface optimization)。*.*成品率优化技术，包括redundant via, wire spreading/widening, antenna fixing, metal fill, litho friendly routing等技术。*.*使用IC Valiator进行In-Design 侦测 (Metal fill, DRC, ADR, LCC)，使用PrimeRail进行In-Design电源网络设计，能为flip chip/*DIC设计提供多层次**度角RDL布线。*.*能提供Verilog, LEF/DEF, SCANDEF, GDSII, OASIS, Milkyway, SDC, Liberty, FRAM, SBPF, SPEF等多种标准输入输出格式。*.*支持多核技术，支持AMD**, CentOS**, Suse**等平台，提供分析和编辑的用户界面。*仿真技术的统一套件*.*加快超融合设计的设计与签核工作，集成全新架构设计验证环境，提供围绕仿真引擎的无缝仿真技术。*.*不同SPICE方真技术的统一兼容的工作流。*.*具有高级SPICE和FastSPICE。*.*架构和突破性的GPU加速技术可提供高达**倍更快的运行时间，同时保证签核准确性。*.*为Foundation IP和信号完整性提供签核准确性。*.*SRAM和混合信号提供高性能的验证。*.*具有高精度的foundry model；提供完善的成品率解决方案；使用业界领先的PLL 设计技术 (HSPICE RF phase noise & jitter)，能进行瞬态噪声和环路分析。*.*能进行Cell & Memory 特征提取，提升Foundry model 精度；支持.measure, .alters, and runlvl 性能提升；提供foundry-certified MOS 器件模型。*.*支持单核或多核仿真。*.**支持HSPICE,Spectre,Eldo多种网表格式和模型。*.**在同样数量的核上仿真速度比传统多线程多核仿真快*-*倍以上。*.**采用 Multi-CPU分布式仿真技术，Multi-CPU具可扩展性。*.**和标准HSPICE仿真精度一致。*波形分析工具软件*.*可以提供范围广泛的分析功能，可以查看大的波形文件并处理模拟结果。*.*支持** 位文件系统，并具有WDF波形压缩技术。*.*能缩短显示及分析最先进地SoC设计地庞大模拟数据地时间。*.*统一的逻辑、混合信号显示和分析，支持所有的波形格式，最快的加载速度。*数字逻辑仿真器软件*.*业界领先的仿真器，能支持本征断言（native assertion）描述、自动测试平台生成技术（Testbench）、以及代码和断言覆盖引擎。*.*支持通用的语言，如Verilog、SystemVerilog、VHDL、SystemC和OpenVera等；支持统一的设计和验证语言标准SystemVerilog；支持OSCI SystemC的直接内核接口（DKI），支持System Studio的直接内核接口（DKI）。*.*支持可验证性设计（DFV），能生成覆盖率驱动和约束的随机激励，可以生成更有效的 testbench ，提供更高的功能覆盖率检测；彻底的覆盖技术包括line, FSM, toggle, condition, branch, functional (cover groups), and assertion等。*.*能提供调试工具给design, testbench, assertion,coverage,transaction-levelC/C++/SystemC 等模型。*.*能支持基于业界通用的UVM/VMM base classes 建立有效的可重用验证架构；支持专用集成电路（ASIC）生产商的建模和仿真签核（Sign-off）。*.*支持高效的压缩VCD+二进制波形存储格式。*.*支持电路原理图视图、路径原理图调试。**验证IP**.*加速SoC设计的运行时，调试和覆盖率。支持验证SoC设计所需的业界最新协议，接口和存储器。支Arm, AMBA, CCIX, Ethernet, MIPI, PCIe, USB, DRAM 及闪存。**.****％原生SystemVerilog / UVM。**.*内置验证计划和覆盖率。**.*源代码测试套件。**.*使用Verdi Protocol Analyzer的协议感知调试。**.*支持最新的协议规范。**数字电路功能验证结果调试软件**.*数字电路功能验证结果调试工具。**.*具有完整功能的波型显示器，波形比较引擎，程序代码浏览器等；能自动追踪信号活动，提供时间流程图；支持以Transaction为基础的侦错，支持以断言(Assertion)为基础的侦错，支持SystemVerilog Testbench的侦错。**.*支持多线程数据库，能使用精简的数据格式节省存储空间，能运用并行数据存储减少仿真时间。**.*提供多样的VIA程序，满足直接在自定义菜单以及工具栏上执行VIA功能；能通过VIA直接从侦错平台启动第三方软件/文件。**.*能整合常用的第三方软件，包括但不限于逻辑仿真器 (Logic Simulators)、Emulator与加速器(Accelerators)、模型检查器(Model Checkers)与其他Formal分析引擎等。**.*支持自定义侦错环境。支持快速读取程序代码、演示视频以及使用者自定义文件；更符合个人侦错需求的个性化窗口设置；多种工作模式以符合不同的侦错需求；集中关键词搜寻可以同时快速搜寻命令、设定与文件。**.*支持以Verilog、VHDL、和SystemVerilog语言所描述的设计组件；提供SystemVerilog Testbench (SVTB)自动化测试环境；使用SystemVerilog Assertions (SVA)断言Assertion。**.*能使用行为分析(Behavior Analysis)技术自动追踪设计行为；能展现逻辑设计(logic design)、低功耗设计(Power Intent)、断言(assertion)、以及testbench运作下的交互关系。**.*支持从系统级(System-Level)至门级(Gate-Level)侦错；支持低功耗设计侦错。**.**具有实现分析模块（Design Implementation Analysis module），提供针对设计实现级(Design Implementation)的验证，支持对Clock、Clock Tree与Timing的环境分析。**RTL设计检查工具**.* Lint检查包括设计可复用兼容性检，如STARC和OpenMORE，保证用统一的风格贯穿整个设计，便于集成多团队和多厂商IP，且促进设计复用。解决RTL设计问题，从而确保高质量RTL具有更少但有意义的violations。支持“correct-by-construction”设计，形成早期设计收敛，最小化后端调试和迭代成本。**.*全面的电气规则检查，有助于网表集成。**.*包括设计可复用兼容检查，如STARC和OpenMORE。**.*集成的调试环境，有助于violation报告、原理图和RTL代码之间的交互。**.*包含GuideWare方法学文档和规则集。**.*框架用于规则的选择和定义，与设计保持一致。**.*step-by-step方法检测和修复设计问题，帮助可预测的设计收敛。**.*SoC抽象流程实现更快的性能和低噪声。**.*支持Verilog、VHDL、V*K、SystemVerilog及混合语言设计。**.**Tcl shell用于更有效的规则执行和设计查询。**.**支持**位Linux操作系统。**FPGA 综合工具**.*缩短运行时间、提高性能和优化面积降低了成本和功耗、提供多 FPGA 供应商支持、实现增量和团队设计能力，加快 FPGA 设计开发。具有自动创作可靠设计的功能，设计可用于医疗、汽车、工业自动化、通信、军事和航天应用领域。**.*支持基于 FPGA 的原型设计的自动化门控时钟转换功能。**.*集成 Identify RTL 调试仪，能够快速查找功能错误。**.*自动化设计功能，可实现 DO-***、ISO ***** 和 IEC ***** 等高度可靠且极其安全的设计。**.*与 VCS 仿真器集成并直接支持 DesignWare IP。**.*在时序性能和面积/成本降低方面实现两项质量的结果 (QoR)。**.*分布式综合功能支持单机或多机综合。**.*每个证书支持多达 * 台处理器，从而加快运行时间，将运行速度提高 * 倍。**.*自动存储器和 DSP 推断功能可以提供理想的面积、功耗和时序质量结果。**.**通过 VHDL、Verilog、SystemVerilog、VHDL-**** 和混合语言综合功能，支持多种语言。**.**通过 HDL Analyst 和分层调试流程实现高级设计调试和诊断。**大学计划数字集成电路前端设计软件包，数字集成电路后端设计软件包，支持**人同时使用。**培训计划工具使用，技术研讨。**工具软件性能支持LINUX操作系统,必须达到的最高设计能力为**nm的最小线宽。EndFragment商务需求序号目录招标商务要求（一）免费保修期内售后服务要求*免费保修期货物免费保修期* 年，时间自最终验收合格并交付使用之日起计算。*维修响应及故障解决时间在保修期内，一旦发生质量问题，投标人保证在接到通知**小时内赶到现场进行修理或更换。*网站支持服务在维护有效期内，投标人提供注册办法和账号，通过投标人在线客户支持网站提供**小时技术支持、补丁盘和版本更新盘申请等。*维护保养维护有效期内，投标人提供软件的正常升级。*技术培训服务要求*.*为了保证所购软件能有效地得到良好应用，投标人应提供至少一周（五个工作日）的当地软件技术培训。*.*当地软件技术培训原则上在采购单位现场进行，人数不限，投标人提供正规教材和培训用License，保证培训内容的规范性；*.*所购买的技术培训，一般情况下将在连续工作日内完成。在特殊情况下，可根据采购单位要求分次完成，双方应首先协商确定培训时间；*.*每次版本升级更新，投标人需针对软件更新情况，为采购单位提供免费的技术咨询、使用指导和适当的技术培训。*其他投标人应按其投标文件中的承诺，进行其他售后服务工作。（二）其他商务要求*关于交货*.*签订合同后** 天（日历日）内。*.*投标人必须承担设备运输、安装调试、验收检测和提供设备操作说明书、图纸等其他类似的义务。*关于验收*.*投标人货物经过双方检验认可后，签署验收报告，产品保修期自验收合格之日起算，由投标人提供产品保修文件。*.*当满足以下条件时，采购人才向中标人签发货物验收报告：a、中标人已按照合同规定提供了全部产品及完整的技术资料。b、货物符合招标文件技术规格书的要求，性能满足要求。c、货物具备产品合格证。*技术文件清单*.*投标人提供的装箱单；*.*在线软件使用说明电子档。*安装、调试和验收程序及期限到货后一周内投标人完成现场安装、调试和验收。*付款方式和时间本次报价为含税价格，含报关、免税办理等费用；本项目合同签订后**个日历日内支付合同总价**%作为预付款；货物安装调试完成，双方认可签署验收报告后**个日历日内支付合同总价**%的款项。*备品、备件的要求货物到达采购单位前如出现丢失或损坏，由中标人负责免费补发。EndFragment备注：*. “（一）免费保修期内售后服务要求”部分，请详细列明免费保修期内的售后服务要求，内容包括但不限于免费保修期限、售后服务人员配备、技术培训方案、质量保证、违约承诺、维修响应及故障解决时间、方案等。 *. “（二）免费保修期外售后服务要求”部分，请详细列明免费保修期外的售后服务要求，内容包括但不限于零配件的优惠率、维修响应及故障解决时间、方案、提供的服务等。*. “（三）其他商务要求”部分，如有补充，请详细列明。技术规格偏离表序号货物名称招标技术要求投标技术响应偏离情况说明商务规格偏离表序号目录招标商务条款投标商务条款偏离情况说明（一）免费保修期内售后服务条款偏离表**……（一）免费保修期外售后服务条款偏离表**……（三）其他商务条款偏离表**……评标信息评标方法：综合评分法评标方法说明：价格分=[*-（投标报价-最低价）/最低价]×价格权重×***当价格分*时，取*。注：*、评标信息为最新的货物类评标信息模板，请根据本项目实际需求进行修订；*、评标信息模板说明：评分因素的设置须在本模板范围内；各评分因素有明确分值权重的不能更改；有明确权重范围的需在该范围内；评分因素中有可选项的，若不适用本项目的可删除。序号评分项权重*价格***技术部分**序号评分因素权重评分方式评分准则*技术保障措施**专家打分在投标文件中详细说明保障措施（包括技术团队、技术方案、技术人员），评审委员会根据响应情况进行横向比较，按优***分，良**分，中**分，差*分打分。（采购人可根据项目具体情况设置评价因素）*技术规格偏离情况**专家打分*. 投标人应如实填写《技术规格偏离表》，评审委员会根据技术需求参数响应情况进行打分，各项技术参数指标及要求全部满足的得***分，每负偏离一项扣*分，扣完为止。（分值根据具体技术参数的数量综合设定）。*商务需求*序号评分因素权重评分方式评分准则*免费保修期内售后服务条款偏离情况*专家评分投标人应如实填写《免费保修期内售后服务条款偏离表》，评审委员会根据响应情况进行打分，全部满足要求的得***分，每负偏离一项扣*分。（“x”分值根据商务条款的数量综合设定，允许对重点参数与一般参数设定不同的扣分档次）。*其他商务条款偏离情况*专家评分投标人应如实填写《其他商务条款偏离表》，评审委员会根据响应情况进行打分，全部满足要求的得***分，每负偏离一项扣*分。（“x”分值根据商务条款的数量综合设定，允许对重点参数与一般参数设定不同的扣分档次）。*综合实力部分*序号评分因素权重评分方式评分准则*投标人近三年同类业绩（截止日为本项目公告发布之日）*专家评分提供*个同类业绩即得满分，提供*个得**分，提供*个得**分，未提供的不得分。投标人必须在投标文件中提供每一个完工项目的合同和验收报告，否则不得分。*履约评价*专家评分根据深圳市政府采购履约评价库中的资料打分。履约评价无差评的得***分，有差评的得*分。*节能环保（可选）*专家评分*、财政部、国家发展和改革委员会制定的《节能产品政府采购清单》；*、财政部、环境保护部制定的《环境标志产品政府采购清单》上述清单以截图及网址为准。两项都提供的得***分，少提供一项得**分，未提供的不得分。EndFragment其它附件论证公示不需要显示相关链接 *：采购需求公示期限为**小时（公休日、节假日时间不计算在内）。在公示期内，供应商如需要对采购需求提出意见或建议的，可登录深圳公共资源交易网（http://***.******.***/），在“采购申报→提出需求疑问”功能点填写意见或建议，由采购人进行回复。*：采购需求不等同于正式发布的采购文件，对采购需求提出意见或建议不属于对采购文件质疑。